在低速信号传输界面中，我们较少遇到严重的信号质量问题，如今随着高速信号传输速度不断提高，以及芯片、封装、被动元件设计变得更加复杂，您可能会遇到反射（reflection）、失真（distortion）、延迟（delay）、串扰（crosstalk）和阻抗不匹配（impedance mismatch）等潜在问题，这可能会严重损坏信号传输，因此信号完整性（signal integrity）已逐渐成为产品设计研发过程中不可或缺的环节。

随着人工智慧、机器学习、5G、汽车、物联网的快速发展，电子产品的设计周期变得越来越短，加速产品上市时间（TTM）成为当今竞争市场中的关键要点。信号完整性（SI）分析有助于在早期设计阶段（kick-off）中协助确认潜在的高速信号问题，并制定相对应的高速布局规范（layout constraint），以避免在测试和生产制造前出现不合预期的信号传输问题。

当您在芯片（chip）、封装（package）或印刷电路板（PCB）中使用高速信号和高速传输界面，如PCIe、USB、SATA等等时，高速设计的信号完整性应该是首要考虑的事项。

Stackup（堆叠配置）：

提供PCB的stackup信息，包括板层数、每层材料类型、厚度等。

Package Model（封装模型）：

IC封装的电气特性，它包括有关封装的寄生元件，如电容、电感和电阻的信息。

Connector Model（连接器模型）：

如果系统中包含连接器，请提供正确的连接器S参数模型。这有助于确保连接器在高速数据传输中的性能分析，才能提供完整且正确的报告。

Chip and Device IBIS/IBIS-AMI/DLL Models（芯片和设备IBIS/IBIS-AMI/DLL模型）：

如果使用了IBIS (Input/Output Buffer Information Specification/Non-SerDes) 、IBIS-AMI (Algorithmic Model Interface/SerDes)模型及DLL（Dynamic Link Library）模型，需提供相应的模型文件，以描述芯片和设备的输入/输出缓冲器行为，才能提供最佳眼图以及EQ效应去进行模拟分析。

Design Guide（设计指南）：

提供任何相关的设计指南或建议文件，这些文件可以针对特定模拟项目提供最佳可执行的建议。

可以。通常SI模拟都是采取the worst case来评价，不过会建议您也把最短的线并入一起分析，因为最长和最短分别是插入损耗（Insertion loss）和反射损耗（Return loss）的the worst case，信号质量分析结果较完整且更正确，提高产品良率。

基本上，无论是pre-sim或是post-sim分析结果都会提供如何优化配置设计图的建议，客户可依照建议修改后，我们可以再提供验证一次。一个topology约为一个礼拜工作日。

根据系统大小（block diagram）来提供价格，想了解进一步细节，请咨询相关窗口。